（通讯员 武丹）受我院集成电路工程系王超研究员、闵闰副教授的邀请，中国科学院半导体研究所张钊研究员于2021年5月10日上午做客银河电子游戏1331大讲堂，并在新光电大楼B823会议室作了题为“用于高速通信的低功耗PLL及CDR集成电路设计（Design of Low-Power PLL and CDR Integrated Circuits for High Speed Communication）”的学术讲座，许多1331.c.om.银河游戏的师生前来参加，B823会议室座无虚席。

图1张钊博士正在进行学术讲座

首先，张钊博士以清晰的数据展现近年来大数据爆炸式增长的现状，并强调了毫米波5G无线通信与PAM4有线通信的重要性。他认为一方面可以将毫米波5G通信与高阶调制方式结合，这种方法可大幅提高通信速率，但对所使用锁相环的积分抖动存在更高要求；另一方面，鉴于PAM4优秀的信号传输能力，其在有线通信领域的使用更为广泛，但相对而言功耗与时钟抖动仍是技术难点。张博士指出，低抖动、低功耗的PLL（锁相环）与CDR（时钟数据恢复器）的设计是非常有必要的。

图2银河电子游戏1331学院师生参加讲座现场

接着，本次讲座迎来了最为精彩的部分。张钊博士先对接下来的内容做出简要概述。他将自己近三年的相关文献汇总，整理出了两条研究的思想脉络，由浅入深、层层递进。随后，张博士就“低抖动”与“低功耗”两个关键词，为大家详细讲解了PLL与CDR的研究过程。沉稳自信的语言深深吸引着听众的注意，清晰明了的逻辑引得众人心中赞叹不已。

张钊博士对低抖动、低功耗PLL的设计与优化做了详细描述。他先向大家介绍了一个次谐波注入锁定ADPLL的电路结构与工作原理，并具体讲解了其中的注入锁定时序调整技术。为了使功耗能进一步降低，张博士提出一种低电压条件下的亚采样锁相环，此电路解决了传统SSPLL输出电压范围小和带内相噪大的缺点。此外，张博士还通过另外文章介绍了前一电路中比例电路与积分电路拆分的思想应用，在座听众们都受益匪浅。在对低抖动、低功耗CDR的描述中，张博士也是由三篇文章整理出了一条清晰的研究思想。他表示，时钟速率无法直接与较高数据率相等，这样就必须对时钟进行多相处理。张博士先向大家介绍了一个具有CDR的源同步PAM4接收机，并简要介绍了其中的基于环振的宽环路带宽PLL、Bang-Bang PD和两级CTLE。这个电路实现了低功耗的要求，为了再降低时钟抖动，他在前级基础上进一步融入多相时钟，并进行了结构优化。张博士还简要介绍了一种使用抖动消除技术的PAM4 CDR，它打破了Jtran和Jtol的折中关系。

图3张钊博士正在进行学术讲座

在最后的讨论互动环节，在场的老师和同学们都热情高涨，提出了许多专业性的问题。例如注入锁定的两环路竞争问题、5G通信与处理器中的时钟抖动问题等。参加此次学术讲座的王超老师表示张钊博士的讲座知识点全面且深入，很值得大家学习。最后，闵闰老师再次感谢了张钊博士为大家带来这场精彩的学术讲座，并建议大家合影留念。

图4张钊博士和参加讲座的全体师生合影留念

张钊博士于2016年7月毕业于中国科学院半导体研究所，获工学博士学位。2016年12月至2018年12月，任香港科技大学电子与计算机工程学系博士后研究员。2019年3月至2020年9月任广岛大学先进理科系科学研究科助理教授。2020年11月起至今加入中国科学院半导体研究所，任中国科学院“百人计划”研究员。张钊博士的研究方向为模拟与混合信号集成电路设计，主要包括高性锁相环、面向高速高能效互联的高速有线通信收发器和面向能量收集应用场景的极低电压极低功耗集成电路。他共发表学术论文40余篇，其中以第一作者身份发表学术论文20余篇，包括集成电路设计知名会议ISSCC、VLSI和A-SSCC以及知名期刊JSSC、TCAS-I、TCAS-II和TVLSI等共14篇。